基于FPGA数字锁相环源程序代码(已验证运行-超值)(共5页).doc
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1、精选优质文档-倾情为你奉上基于FPGA数字锁相环源程序代码(已验证运行,超值)module dpll_top (fin,fout,clk,reset,Kmode);input fin,clk; /clk时钟100ns(10MHZ)input reset; /reset高电平复位,enable高电平有效input 2:0 Kmode; /滤波计数器的计数模值设定output fout; /fout是锁频锁相输出reg fout;reg 8:0 Ktop; reg 8:0Count;wire inc,dec;reg dnup;reg inc_new,dec_new,inc_pulse,dec_pu
2、lse;reg delayed,advanced,Tff;reg IDout;reg 14:0 count_N; reg 15:0 cnt; reg cnt_en;reg load;wire cnt_clr;/2.异或门鉴相器模块always (fin or fout)begin dnup=finfout;end /3.K模计数器模块always (Kmode) begin case(Kmode) 3b001:Ktop=7; 3b010:Ktop=15; 3b011:Ktop=31; 3b100:Ktop=63; 3b101:Ktop=127; 3b110:Ktop=255; 3b111:Kt
3、op=511; default:Ktop=15; endcase end /根据鉴相器输出的加减控制信号dnup进行可逆计数器的加减运算always (posedge clk or posedge reset)begin if(reset) Count=0; else if(!dnup) begin if(Count=Ktop) Count=0; else Count=Count+1; end else begin if(Count=0) Count=Ktop; else Count=Count-1; end end /输出进位脉冲carry和借位脉冲borrowassign inc=!dnu
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- 关 键 词:
- 基于 FPGA 数字 锁相环 源程序 代码 验证 运行 超值
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