高速数据采集系统设计.pdf
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1、 207 高速数据采集系统设计高速数据采集系统设计 张俊杰,章凤麟,叶家骏张俊杰,章凤麟,叶家骏(上海大学特种光纤与光接入网教育部重点实验室,上海 200072)摘 要:摘 要:为满足雷达信号采集的要求,设计一个 12 bit 100 MS/s 的基于 PCI 总线的数据采集系统。该系统能够实现 6 GB 数据的实时采集与存储。可编程逻辑器件控制数据的采集、存储与传输。PCI 数据传输采用 PCI 主模式,传输速率达到 60 MB/s,采集信号的信噪比达到55 dB(30 MHz 模拟信号)。关键词:关键词:PCI 控制器;可编程器件;抖动;信噪比 Design of High Speed D
2、ata Acquisition System ZHANG Jun-jie,ZHANG Feng-lin,YE Jia-jun (Key Laboratory of Special Fiber Optics and Optical Access Networks,Ministry of Education,Shanghai University,Shanghai 200072)【Abstract】A 100 MS/s data acquisition system based on PCI bus is designed to meet the need of high-speed radar
3、signal sampling.The 6 GB sampling ADC data can be saved on this card and transferred to the computer simultaneously,which is controlled by one FPGA chip.The transferrate between this card and the computer can reach up 60 MB/s.The SNR of the sampled data can reach 55 dB at 30 MHz.【Key words】PCI contr
4、oller;FPGA;jitter;SNR 计计 算算 机机 工工 程程Computer Engineering第第 35 卷卷 第第 1 期期 Vol.35 No.1 2009 年年 1 月月January 2009工程应用技术与实现文章编号:工程应用技术与实现文章编号:10003428(2009)01020703文献标识码:文献标识码:A 中图分类号:中图分类号:TP274.21 概述概述 随着通信、雷达等领域的快速发展,需要处理的模拟信号带宽以及动态范围越来越大,对模数转换器的采样速度与精度要求也越来越高。高速与高精度地采集数据所需要的存储带宽变得越来越大,因此,如何提高采样数据存储带宽
5、成为高速采集系统设计的瓶颈1 之一。雷达系统要求数据采集系统的时钟采样频率至少为100 MHz,模数转换器分频率至少为10 bit。而现有的计算机系统(32 bit PCI总线)满足不了雷达系统信号的实时传输需求。但雷达信号的有用信息仅占其中的一小部分,如图1所示,因此,只要对有用信息进行采样存储就可以实现雷达信号的实时采样存储。雷达扫描脉冲重复周期有用信息 图图1 雷达发射和回波信号雷达发射和回波信号 针对雷达信号采集存储的特点,本文设计了一个12 bit 100 MS/s的数据采集系统。该采集系统采用PCI总线与计算机相连,数据采集系统利用板卡大容量存储器对有用信息进行实时存储,信息采集由
6、系统外部触发信号控制。2 数据采集卡框架数据采集卡框架 数据采集系统的框架结构如图2所示。整个采集系统分为以下4个部分:模拟信号调制部分,时钟处理模块,数据高速缓存模块,数据传输与触发模块。图图2 12 bit 100 MS/s数据采集系统卡框图数据采集系统卡框图 2.1 模拟信号调制模拟信号调制 模拟信号调制包括模拟信号前放、信号数控增益以及单端转差分部分。模拟信号前置运放采用AD9631,实现输入信号的阻抗匹配及信号的低通滤波。在雷达系统中,扫描目标与雷达基站的距离不同使采集到的雷达信号幅度不同,而为了提高采集系统的信噪比,应该使ADC的模拟输入信号幅度接近满幅度2。因此,在前置运放之后增
7、加了一个压控增益运放芯片AD603,以调整ADC输入信号的幅度。压控增益芯片AD603在90 MHz的模拟带宽下,其增益范围为 基金项目:基金项目:国家自然科学基金资助项目“基于骨骼肌结构形态信息的假手控制与建模研究”(60701021);上海市优秀青年教师基金资助项目(2005);上海市重点学科建设基金资助项目(T0102)作者简介:作者简介:张俊杰(1978),男,讲师、博士,主研方向:高速数据采集,FPGA/ASIC设计;章凤麟,硕士研究生;叶家骏,教授 收稿日期:收稿日期:2008-05-26 E-mail: PCI总线 CycloneFPGA16 MB32SDRAMSDRAM总线前置
8、运放数控增益运放ADCAD943212位数据采样时钟单端转差分DAC8位数字信号单端转差分时钟选择模块数控时钟模块外部差分时钟11位数字信号PCI主控模块 AMCC S5933Local总线计算机模拟信号外部时钟信号外部触发信号组 208-11 dB30 dB。该压控增益芯片的控制电压由一片8 bit的DAC产生,DAC芯片选择MAXIM公司的MAX503,芯片的数字输入由FPGA控制与产生。数据采集系统的ADC采用AD公司的100 MHz 12 bit芯片AD9432,在模拟信号为45 MHz时仍然具有65 dB的信噪比。由于该ADC模拟信号为差分输入,因此从压控增益芯片AD603输出的模拟
9、信号经过单端转差分芯片AD8138连接到ADC芯片上,从ADC输出的12 bit数字信号直接连接到FPGA芯片上。2.2 时钟模块时钟模块 为了增加采集系统的灵活性和普适性,ADC芯片的采样时钟可以来自外部时钟,也可以来自内部时钟。采样时钟的选择是由板卡跳线器决定的。外部时钟通过一个SMA接插件连接到采集板卡上,外部时钟信号为TTL电平,由于ADC采样时钟需要PECL电平,因此外部时钟通过TTL到PECL电平转换芯片MC10EL16连接到时钟选择模块上。ADC系统的内部时钟由数控时钟模块产生。数控时钟模块选择频率合成器SY89429。该器件的时钟输出范围为 25 MHz400 MHz,输出信号
10、为PECL信号,可以直接与ADC的采样时钟连接。该频率合成器的输出时钟可以由芯片的 11位数字信号进行控制,输出时钟调整精度可以精确到 1 MHz。11位数字信号由FPGA控制。在数据采集系统中,尤其是高速数据采集系统中,时钟是一个非常重要的信号。不同时钟的抖动相差比较大。当采集系统的输入模拟信号带宽较大时,时钟抖动对采集系统的信噪比影响不能忽略。把量化噪声的因素也考虑进去3,对于12 bit的ADC,当输入信号频率为40 MHz时,信噪比与采样时钟抖动曲线如图3所示,横坐标为采样时钟的抖动,纵坐标为采集系统的信噪比。从图3可以看出,若要使ADC采集系统的信噪比大于50 dB,采样时钟的抖动必
11、须控制在10 ps以内,否则,外部时钟抖动造成的信噪比损失会降低AD9432的性能。本系统采用SY89429芯片,其输出时钟抖动峰值最大为25 ps,时钟抖动均方根为10 ps左右,满足系统的设计要求。如果要使用外部时钟,必须选择具有低抖动的外部时钟源。0 510152025304045505560657075抖动/ps信噪比/dB 图图3 12 bit ADC信噪比曲线信噪比曲线 2.3 高速数据缓存模块高速数据缓存模块 高速ADC数据存储是由Altera公司的一片Cyclone FPGA芯片控制,其逻辑结构如图4所示。图图4 高速高速ADC数据缓存模块数据缓存模块 数据采集系统使用MICR
12、ON公司2片MT48LC4M16A2 SDRAM并联起来作为系统的片上存储器。并联SDRAM存储器位宽为32 bit,容量为16 MB,时钟频率为100 MHz。相对SRAM芯片而言,SDRAM芯片的工作速度更高、容量更大,为系统设计提供了更高的灵活性。为了提高SDRAM 的传输带宽,SDRAM控制器的突发长度(burst length)定为8,这个突发长度是除全页读/写外的最大突发长度。从高速ADC过来的100 MHz 12 bit信号在触发使能信号有效时,由存写控制模块把ADC数据流的位宽扩展1倍,扩展后的24 bit采样数据写入存FIFO中。当存读控制模块检测到存FIFO中数据深度大于8
13、时,从存FIFO里读取8个24 bit的采集数据,并利用Wishbone(Wb)4写总线把数据传递到SDRAM控制器,由SDRAM控制器把数据写入外部的SDRAM芯片中。虽然外部SDRAM芯片的数据总线宽度为32 bit,但实际用到的仅为24 bit,即SDRAM总线的理论传输带宽为300 MB/s。考虑到SDRAM的刷新以及突发传输的开销,实际能够达到200 MB/s,而ADC采样数据的传输带宽为150 MB/s,因此,SDRAM控制器足以满足采样数据的实时存储。存FIFO的容量为2 KB,位宽为24 bit。由于SDRAM的操作包括刷新、突发读操作与突发写操作,从存写控制模块输出的数据并不
14、能实时存储到SDRAM中,因此利用存FIFO完成数据存储速度的匹配及数据的FPGA片内暂存。存读控制模块负责向SDRAM控制器发起突发写操作,由于SDRAM控制器采用突发传输操作,因此存读控制模块每次必须向SDRAM传输一个块(16个采样数据),这要求ADC传输的数据量必须是16的倍数,也符合实际需求。为了提高Wb写总线的传输性能,存读控制模块一旦检测到存FIFO中的数据量大于或等于一个块,就启动Wb写总线操作。在整个数据采集系统中,SDRAM以环形的方式存储采样数据,提高了SDRAM的使用效率,简化了系统的逻辑设计。2.4 数据传输与触发模块数据传输与触发模块 利用AMCC公司的PCI主控器
15、件S5933把采样数据传输到计算机内存中。S5933是一种功能很强、使用灵活的PCI总线控制器专用芯片。它完全符合PCI局部总线规范2.11,既可以做PCI总线的从设备,又可以做PCI总线的主设备用于数据传输5。S5933有3个接口:PCI总线接口,ADDON总线接口和SDRAM控制器Wishbone 总线仲裁模块Wb总线Wb写总线Wb读总线触发模块存读控制存写控制触发使能信号ADC时钟 12位ADC数据24位24位 存FIFOMT48LC4M16A2SDRAM总线传读控制传双时钟FIFO24位PCI主模块写FIFO通道33 MHz PCI时钟24位传写控制AMCC S5933PCI PATH
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