微机技术第04章微处理器外部特性.ppt
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1、第第 4 4 章章第第4 4章章 微处理器外部特性微处理器外部特性教学重点n 最小组态下的基本引脚和总线形成最小组态下的基本引脚和总线形成n 最小组态下的总线时序最小组态下的总线时序4.1 8088的引脚信号和总线形成n外外部部特特性性表表现现在在其其引引脚脚信信号号上上,学学习习时请特别关注以下几个方面:时请特别关注以下几个方面:引脚的功能引脚的功能 信号的流向信号的流向 有效电平有效电平 三态能力三态能力指引脚信号的定义、指引脚信号的定义、作用;通常采用英文作用;通常采用英文单词或其缩写表示单词或其缩写表示信号从芯片向外输出,信号从芯片向外输出,还是从外部输入芯片,还是从外部输入芯片,或者
2、是双向的或者是双向的起作用的逻辑电平起作用的逻辑电平高、低电平有效高、低电平有效上升、下降边沿有效上升、下降边沿有效输出正常的低电平、输出正常的低电平、高电平外,还可以输高电平外,还可以输出高阻的第三态出高阻的第三态4.1.1 8088的两种组态模式n两种组态构成两种不同规模的应用系统两种组态构成两种不同规模的应用系统n最小组态模式最小组态模式n构成小规模的应用系统构成小规模的应用系统n8088本身提供所有的系统总线信号本身提供所有的系统总线信号n最大组态模式最大组态模式n构构成成较较大大规规模模的的应应用用系系统统,例例如如可可以以接接入入数值协处理器数值协处理器8087n8088和和总总线
3、线控控制制器器8288共共同同形形成成系系统统总总线信号线信号4.1.1 8088的两种组态模式(续)n两种组态利用两种组态利用MN/MX*引脚区别引脚区别nMN/MX*接高电平为最小组态模式接高电平为最小组态模式nMN/MX*接低电平为最大组态模式接低电平为最大组态模式n两种组态下的内部操作并没有区别两种组态下的内部操作并没有区别nIBM PC/XT采用最大组态采用最大组态n本书以最小组态展开基本原理本书以最小组态展开基本原理通常在信号名称加通常在信号名称加上划线(如:上划线(如:MX)或星号(如:)或星号(如:MX*)表示低电平有效表示低电平有效8088的引脚图12345678910111
4、213141516171819204039383736353433323130292827262524232221 GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6SS0*(HIGH)MN/MX*RD*HOLD (RQ)*/GT0*)HLDA (RQ1*/GT1*)WR*(LOCK*)M/IO (S2*)DT/R*(S1*)DEN (S0)ALEINTATEST*READYRESET80884.1.2 最小组态的引脚信
5、号1.数据和地址引脚数据和地址引脚2.读写控制引脚读写控制引脚3.中断请求和响应引脚中断请求和响应引脚4.总线请求和响应引脚总线请求和响应引脚5.其它引脚其它引脚1.数据和地址引脚AD7AD0(Address/Data)n地址地址/数据数据分时复用分时复用引脚,双向、三态引脚,双向、三态n在在访访问问存存储储器器或或外外设设的的总总线线操操作作周周期期中中,这这些些引引脚脚在在第第一一个个时时钟钟周周期期输输出出存存储储器器或或I/O端口的低端口的低8位地址位地址A7A0n其他时间用于传送其他时间用于传送8位数据位数据D7D0 1.数据和地址引脚(续1)A15A8(Address)n中间中间8
6、位位地址引脚地址引脚,输出、三态,输出、三态n这这些些引引脚脚在在访访问问存存储储器器或或外外设设时时,提提供供全全部部20位地址中的中间位地址中的中间8位地址位地址A15A81.数据和地址引脚(续2)A19/S6A16/S3(Address/Status)n地址地址/状态状态分时复用引脚,输出、三态分时复用引脚,输出、三态n这这些些引引脚脚在在访访问问存存储储器器的的第第一一个个时时钟钟周周期期输出高输出高4位地址位地址A19A16n在在访访问问外外设设的的第第一一个个时时钟钟周周期期全全部部输输出出低低电平无效电平无效n其他时间输出状态信号其他时间输出状态信号S6S32.读写控制引脚ALE
7、(Address Latch Enable)n地址锁存允许地址锁存允许,输出、三态、高电平有效,输出、三态、高电平有效nALE引引脚脚高高有有效效时时,表表示示复复用用引引脚脚:AD7AD0和和A19/S6A16/S3正正在在传传送送地地址址信信息息n由由于于地地址址信信息息在在这这些些复复用用引引脚脚上上出出现现的的时时间间很很短短暂暂,所所以以系系统统可可以以利利用用ALE引引脚脚将将地址锁存起来地址锁存起来2.读写控制引脚(续1)IO/M*(Input and Output/Memory)nI/O或存储器访问或存储器访问,输出、三态,输出、三态n该该引引脚脚输输出出高高电电平平时时,表表
8、示示CPU将将访访问问I/O端端口口,这这时时地地址址总总线线A15A0提提供供16位位I/O口地址口地址n该该引引脚脚输输出出低低电电平平时时,表表示示CPU将将访访问问存存储储器器,这这时时地地址址总总线线A19A0提提供供20位位存存储器地址储器地址 2.读写控制引脚(续2)WR*(Write)n写控制写控制,输出、三态、低电平有效,输出、三态、低电平有效n有有效效时时,表表示示CPU正正在在写写出出数数据据给给存存储储器器或或I/O端口端口RD*(Read)n读控制读控制,输出、三态、低电平有效,输出、三态、低电平有效n有有效效时时,表表示示CPU正正在在从从存存储储器器或或I/O端端
9、口读入数据口读入数据 2.读写控制引脚(续3)nIO/M*、WR*和和RD*是最基本的控制信号是最基本的控制信号n组合组合后,控制后,控制4种基本的总线周期种基本的总线周期总线周期总线周期IO/M*WR*RD*存储器读存储器读低低高高低低存储器写存储器写低低低低高高I/O读读高高高高低低I/O写写高高低低高高2.读写控制引脚(续4)READY n存储器或存储器或I/O口就绪口就绪,输入、高电平有效,输入、高电平有效n在在总总线线操操作作周周期期中中,8088 CPU会会在在第第3个个时时钟钟周周期的前沿测试该引脚期的前沿测试该引脚n如果测到高有效,如果测到高有效,CPU直接进入第直接进入第4个
10、时钟周期个时钟周期n如果测到无效,如果测到无效,CPU将插入等待周期将插入等待周期TwnCPU在在等等待待周周期期中中仍仍然然要要监监测测READY信信号号,有有效效则则进进入入第第4个个时时钟钟周周期期,否否则则继继续续插插入入等等待待周周期期Tw。2.读写控制引脚(续5)DEN*(Data Enable)n数据允许数据允许,输出、三态、低电平有效,输出、三态、低电平有效n有有效效时时,表表示示当当前前数数据据总总线线上上正正在在传传送送数数据据,可利用他来控制对数据总线的驱动可利用他来控制对数据总线的驱动 DT/R*(Data Transmit/Receive)n数据发送数据发送/接收接收
11、,输出、三态,输出、三态n该信号表明当前总线上数据的流向该信号表明当前总线上数据的流向n高电平时数据自高电平时数据自CPU输出(发送)输出(发送)n低电平时数据输入低电平时数据输入CPU(接收)(接收)2.读写控制引脚(续6)SS0*(System Status 0)n最小组态模式下的最小组态模式下的状态输出状态输出信号信号n它它与与IO/M*和和DT/R*一一道道,通通过过编编码码指指示示CPU在最小组态下的在最小组态下的8种工作状态:种工作状态:1.取指取指 5.中断响应中断响应2.存储器读存储器读6.I/O读读3.存储器写存储器写7.I/O写写4.过渡状态过渡状态8.暂停暂停3.中断请求
12、和响应引脚INTR(Interrupt Request)n可屏蔽中断请求可屏蔽中断请求,输入、高电平有效,输入、高电平有效n有有效效时时,表表示示请请求求设设备备向向CPU申申请请可可屏屏蔽蔽中断中断n该该请请求求的的优优先先级级别别较较低低,并并可可通通过过关关中中断断指指令令CLI清清除除标标志志寄寄存存器器中中的的IF标标志志、从从而对中断请求进行屏蔽而对中断请求进行屏蔽3.中断请求和响应引脚(续1)INTA*(Interrupt Acknowledge)n可屏蔽中断响应可屏蔽中断响应,输出、低电平有效,输出、低电平有效n有有效效时时,表表示示来来自自INTR引引脚脚的的中中断断请请求求
13、已被已被CPU响应,响应,CPU进入中断响应周期进入中断响应周期n中中断断响响应应周周期期是是连连续续的的两两个个,每每个个都都发发出出有有效效响响应应信信号号,以以便便通通知知外外设设他他们们的的中中断断请请求求已已被被响响应应、并并令令有有关关设设备备将将中中断断向向量量号送到数据总线号送到数据总线 3.中断请求和响应引脚(续2)NMI(Non-Maskable Interrupt)n不可屏蔽中断请求不可屏蔽中断请求,输入、上升沿有效,输入、上升沿有效n有效时,表示外界向有效时,表示外界向CPU申请不可屏蔽中断申请不可屏蔽中断n该该请请求求的的优优先先级级别别高高于于INTR,并并且且不不
14、能能在在CPU内内被屏蔽被屏蔽n当当系系统统发发生生紧紧急急情情况况时时,可可通通过过他他向向CPU申申请请不不可可屏蔽中断服务屏蔽中断服务主机与外设进行数据交换通常采用可屏蔽中断主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障不可屏蔽中断通常用于处理掉电等系统故障4.总线请求和响应引脚HOLDn总线保持总线保持(即(即总线请求总线请求),输入、高电平有效),输入、高电平有效n有效时,表示总线请求设备向有效时,表示总线请求设备向CPU申请占有总线申请占有总线n该该信信号号从从有有效效回回到到无无效效时时,表表示示总总线线请请求求设设备备对对总总线的使用已经结束,通
15、知线的使用已经结束,通知CPU收回对总线的控制权收回对总线的控制权 DMA控制器等主控设备通过控制器等主控设备通过HOLD申请申请占用系统总线(通常由占用系统总线(通常由CPU控制)控制)4.总线请求和响应引脚(续1)HLDA(HOLD Acknowledge)n总总线线保保持持响响应应(即即总总线线响响应应),输输出出、高高电电平平有效有效n有有效效时时,表表示示CPU已已响响应应总总线线请请求求并并已已将将总总线线释放释放n此此时时CPU的的地地址址总总线线、数数据据总总线线及及具具有有三三态态输输出出能能力力的的控控制制总总线线将将全全面面呈呈现现高高阻阻,使使总总线线请请求设备可以顺利
16、接管总线求设备可以顺利接管总线n待待到到总总线线请请求求信信号号HOLD无无效效,总总线线响响应应信信号号HLDA也转为无效,也转为无效,CPU重新获得总线控制权重新获得总线控制权 5.其它引脚RESETn复位请求复位请求,输入、高电平有效,输入、高电平有效n该该信信号号有有效效,将将使使CPU回回到到其其初初始始状状态态;当当他他再再度度返返回回无无效效时时,CPU将将重重新新开开始始工作工作n8088复复位位后后CSFFFFH、IP0000H,所以程序入口在物理地址,所以程序入口在物理地址FFFF0H5.其它引脚(续1)CLK(Clock)n时钟输入时钟输入n系系统统通通过过该该引引脚脚给
17、给CPU提提供供内内部部定定时时信信号号。8088的标准工作时钟为的标准工作时钟为5MHznIBM PC/XT机机的的8088采采用用了了4.77MHz的的时时钟,其周期约为钟,其周期约为210ns 5.其它引脚(续2)Vccn电源输入电源输入,向,向CPU提供提供5V电源电源GNDn接地接地,向,向CPU提供参考地电平提供参考地电平MN/MX*(Minimum/Maximum)n组态选择组态选择,输入,输入n接接高高电电平平时时,8088引引脚脚工工作作在在最最小小组组态态;反之,反之,8088工作在最大组态工作在最大组态 5.其它引脚(续3)TEST*n测试测试,输入、低电平有效,输入、低
18、电平有效n该引脚与该引脚与WAIT指令配合使用指令配合使用n当当CPU执执行行WAIT指指令令时时,他他将将在在每每个个时时钟钟周周期期对对该该引引脚脚进进行行测测试试:如如果果无无效效,则则程程序序踏踏步步并并继续测试;如果有效,则程序恢复运行继续测试;如果有效,则程序恢复运行n也也就就是是说说,WAIT指指令令使使CPU产产生生等等待待,直直到到引引脚有效为止脚有效为止n在在使使用用协协处处理理器器8087时时,通通过过引引脚脚和和WAIT指指令令,可使可使8088与与8087的操作保持同步的操作保持同步“引脚”小结CPU引脚是系统总线的基本信号引脚是系统总线的基本信号可以分成三类信号:可
19、以分成三类信号:n8位数据线:位数据线:D0D7n20位地址线:位地址线:A0A19n控制线:控制线:nALE、IO/M*、WR*、RD*、READYnINTR、INTA*、NMI,HOLD、HLDAnRESET、CLK、Vcc、GND有问题!有问题!“引脚”提问n提问之一:提问之一:CPU引脚是如何与外部连接的呢?引脚是如何与外部连接的呢?n解答:总线形成(第节)解答:总线形成(第节)n提问之二:提问之二:CPU引脚是如何相互配合,引脚是如何相互配合,实现总线操作、控制系统工作的呢?实现总线操作、控制系统工作的呢?n解答:总线时序解答:总线时序(第(第4.2节)节)4.1.3 最小组态的总线
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- 微机 技术 04 微处理器 外部 特性
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